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path: root/drivers/renesas/rcar
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authorBiju Das <biju.das.jz@bp.renesas.com>2020-12-16 11:53:59 +0000
committerBiju Das <biju.das.jz@bp.renesas.com>2021-01-13 13:03:49 +0000
commit662d3cc8075828d6d56ef646b8fccca667828b11 (patch)
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drivers: renesas: Move ddr/qos/qos header files
Move DDR/QoS/PFC header files, so that the same code can be re-used by both R-Car Gen3 and RZ/G2 platforms. Signed-off-by: Biju Das <biju.das.jz@bp.renesas.com> Reviewed-by: Lad Prabhakar <prabhakar.mahadev-lad.rj@bp.renesas.com> Change-Id: I2cc0ceda8d05b6b8d95a69afdc233dc0d098e850
Diffstat (limited to 'drivers/renesas/rcar')
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3 files changed, 0 insertions, 620 deletions
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deleted file mode 100644
index ba26c69c8b..0000000000
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+++ /dev/null
@@ -1,257 +0,0 @@
-/*
- * Copyright (c) 2015-2019, Renesas Electronics Corporation
- * All rights reserved.
- *
- * SPDX-License-Identifier: BSD-3-Clause
- */
-
-#ifndef BOOT_INIT_DRAM_REGDEF_H_
-#define BOOT_INIT_DRAM_REGDEF_H_
-
-/* DBSC registers */
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-#define DBSC_DBSCTR1 0xE6791708U
-#define DBSC_DBSCHRW2 0xE679170CU
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-#define DBSC_SCFCTST0 0xE6791700U
-#define DBSC_SCFCTST1 0xE6791708U
-#define DBSC_SCFCTST2 0xE679170CU
-#define DBSC_DBMRRDR(chab) (0xE6791800U + 0x04U * (chab))
-#define DBSC_DBMRRDR_0 0xE6791800U
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-
-/* CPG registers */
-#define CPG_BASE 0xE6150000U
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-#define CPG_MSTPSR5 (CPG_BASE + 0x003CU)
-#define CPG_SRCR4 (CPG_BASE + 0x00BCU)
-#define CPG_PLL3CR (CPG_BASE + 0x00DCU)
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-#define CPG_CPGWPR (CPG_BASE + 0x0900U)
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-
-#endif /* BOOT_INIT_DRAM_REGDEF_H_*/
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deleted file mode 100644
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+++ /dev/null
@@ -1,230 +0,0 @@
-/*
- * Copyright (c) 2015-2019, Renesas Electronics Corporation. All rights reserved.
- *
- * SPDX-License-Identifier: BSD-3-Clause
- */
-#ifndef PFC_REGS_H
-#define PFC_REGS_H
-
-/* GPIO base address */
-#define GPIO_BASE (0xE6050000U)
-
-/* GPIO registers */
-#define GPIO_IOINTSEL0 (GPIO_BASE + 0x0000U)
-#define GPIO_INOUTSEL0 (GPIO_BASE + 0x0004U)
-#define GPIO_OUTDT0 (GPIO_BASE + 0x0008U)
-#define GPIO_INDT0 (GPIO_BASE + 0x000CU)
-#define GPIO_INTDT0 (GPIO_BASE + 0x0010U)
-#define GPIO_INTCLR0 (GPIO_BASE + 0x0014U)
-#define GPIO_INTMSK0 (GPIO_BASE + 0x0018U)
-#define GPIO_MSKCLR0 (GPIO_BASE + 0x001CU)
-#define GPIO_POSNEG0 (GPIO_BASE + 0x0020U)
-#define GPIO_EDGLEVEL0 (GPIO_BASE + 0x0024U)
-#define GPIO_FILONOFF0 (GPIO_BASE + 0x0028U)
-#define GPIO_INTMSKS0 (GPIO_BASE + 0x0038U)
-#define GPIO_MSKCLRS0 (GPIO_BASE + 0x003CU)
-#define GPIO_OUTDTSEL0 (GPIO_BASE + 0x0040U)
-#define GPIO_OUTDTH0 (GPIO_BASE + 0x0044U)
-#define GPIO_OUTDTL0 (GPIO_BASE + 0x0048U)
-#define GPIO_BOTHEDGE0 (GPIO_BASE + 0x004CU)
-#define GPIO_IOINTSEL1 (GPIO_BASE + 0x1000U)
-#define GPIO_INOUTSEL1 (GPIO_BASE + 0x1004U)
-#define GPIO_OUTDT1 (GPIO_BASE + 0x1008U)
-#define GPIO_INDT1 (GPIO_BASE + 0x100CU)
-#define GPIO_INTDT1 (GPIO_BASE + 0x1010U)
-#define GPIO_INTCLR1 (GPIO_BASE + 0x1014U)
-#define GPIO_INTMSK1 (GPIO_BASE + 0x1018U)
-#define GPIO_MSKCLR1 (GPIO_BASE + 0x101CU)
-#define GPIO_POSNEG1 (GPIO_BASE + 0x1020U)
-#define GPIO_EDGLEVEL1 (GPIO_BASE + 0x1024U)
-#define GPIO_FILONOFF1 (GPIO_BASE + 0x1028U)
-#define GPIO_INTMSKS1 (GPIO_BASE + 0x1038U)
-#define GPIO_MSKCLRS1 (GPIO_BASE + 0x103CU)
-#define GPIO_OUTDTSEL1 (GPIO_BASE + 0x1040U)
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-#define GPIO_OUTDTL1 (GPIO_BASE + 0x1048U)
-#define GPIO_BOTHEDGE1 (GPIO_BASE + 0x104CU)
-#define GPIO_IOINTSEL2 (GPIO_BASE + 0x2000U)
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-#define GPIO_INTDT2 (GPIO_BASE + 0x2010U)
-#define GPIO_INTCLR2 (GPIO_BASE + 0x2014U)
-#define GPIO_INTMSK2 (GPIO_BASE + 0x2018U)
-#define GPIO_MSKCLR2 (GPIO_BASE + 0x201CU)
-#define GPIO_POSNEG2 (GPIO_BASE + 0x2020U)
-#define GPIO_EDGLEVEL2 (GPIO_BASE + 0x2024U)
-#define GPIO_FILONOFF2 (GPIO_BASE + 0x2028U)
-#define GPIO_INTMSKS2 (GPIO_BASE + 0x2038U)
-#define GPIO_MSKCLRS2 (GPIO_BASE + 0x203CU)
-#define GPIO_OUTDTSEL2 (GPIO_BASE + 0x2040U)
-#define GPIO_OUTDTH2 (GPIO_BASE + 0x2044U)
-#define GPIO_OUTDTL2 (GPIO_BASE + 0x2048U)
-#define GPIO_BOTHEDGE2 (GPIO_BASE + 0x204CU)
-#define GPIO_IOINTSEL3 (GPIO_BASE + 0x3000U)
-#define GPIO_INOUTSEL3 (GPIO_BASE + 0x3004U)
-#define GPIO_OUTDT3 (GPIO_BASE + 0x3008U)
-#define GPIO_INDT3 (GPIO_BASE + 0x300CU)
-#define GPIO_INTDT3 (GPIO_BASE + 0x3010U)
-#define GPIO_INTCLR3 (GPIO_BASE + 0x3014U)
-#define GPIO_INTMSK3 (GPIO_BASE + 0x3018U)
-#define GPIO_MSKCLR3 (GPIO_BASE + 0x301CU)
-#define GPIO_POSNEG3 (GPIO_BASE + 0x3020U)
-#define GPIO_EDGLEVEL3 (GPIO_BASE + 0x3024U)
-#define GPIO_FILONOFF3 (GPIO_BASE + 0x3028U)
-#define GPIO_INTMSKS3 (GPIO_BASE + 0x3038U)
-#define GPIO_MSKCLRS3 (GPIO_BASE + 0x303CU)
-#define GPIO_OUTDTSEL3 (GPIO_BASE + 0x3040U)
-#define GPIO_OUTDTH3 (GPIO_BASE + 0x3044U)
-#define GPIO_OUTDTL3 (GPIO_BASE + 0x3048U)
-#define GPIO_BOTHEDGE3 (GPIO_BASE + 0x304CU)
-#define GPIO_IOINTSEL4 (GPIO_BASE + 0x4000U)
-#define GPIO_INOUTSEL4 (GPIO_BASE + 0x4004U)
-#define GPIO_OUTDT4 (GPIO_BASE + 0x4008U)
-#define GPIO_INDT4 (GPIO_BASE + 0x400CU)
-#define GPIO_INTDT4 (GPIO_BASE + 0x4010U)
-#define GPIO_INTCLR4 (GPIO_BASE + 0x4014U)
-#define GPIO_INTMSK4 (GPIO_BASE + 0x4018U)
-#define GPIO_MSKCLR4 (GPIO_BASE + 0x401CU)
-#define GPIO_POSNEG4 (GPIO_BASE + 0x4020U)
-#define GPIO_EDGLEVEL4 (GPIO_BASE + 0x4024U)
-#define GPIO_FILONOFF4 (GPIO_BASE + 0x4028U)
-#define GPIO_INTMSKS4 (GPIO_BASE + 0x4038U)
-#define GPIO_MSKCLRS4 (GPIO_BASE + 0x403CU)
-#define GPIO_OUTDTSEL4 (GPIO_BASE + 0x4040U)
-#define GPIO_OUTDTH4 (GPIO_BASE + 0x4044U)
-#define GPIO_OUTDTL4 (GPIO_BASE + 0x4048U)
-#define GPIO_BOTHEDGE4 (GPIO_BASE + 0x404CU)
-#define GPIO_IOINTSEL5 (GPIO_BASE + 0x5000U)
-#define GPIO_INOUTSEL5 (GPIO_BASE + 0x5004U)
-#define GPIO_OUTDT5 (GPIO_BASE + 0x5008U)
-#define GPIO_INDT5 (GPIO_BASE + 0x500CU)
-#define GPIO_INTDT5 (GPIO_BASE + 0x5010U)
-#define GPIO_INTCLR5 (GPIO_BASE + 0x5014U)
-#define GPIO_INTMSK5 (GPIO_BASE + 0x5018U)
-#define GPIO_MSKCLR5 (GPIO_BASE + 0x501CU)
-#define GPIO_POSNEG5 (GPIO_BASE + 0x5020U)
-#define GPIO_EDGLEVEL5 (GPIO_BASE + 0x5024U)
-#define GPIO_FILONOFF5 (GPIO_BASE + 0x5028U)
-#define GPIO_INTMSKS5 (GPIO_BASE + 0x5038U)
-#define GPIO_MSKCLRS5 (GPIO_BASE + 0x503CU)
-#define GPIO_OUTDTSEL5 (GPIO_BASE + 0x5040U)
-#define GPIO_OUTDTH5 (GPIO_BASE + 0x5044U)
-#define GPIO_OUTDTL5 (GPIO_BASE + 0x5048U)
-#define GPIO_BOTHEDGE5 (GPIO_BASE + 0x504CU)
-#define GPIO_IOINTSEL6 (GPIO_BASE + 0x5400U)
-#define GPIO_INOUTSEL6 (GPIO_BASE + 0x5404U)
-#define GPIO_OUTDT6 (GPIO_BASE + 0x5408U)
-#define GPIO_INTDT6 (GPIO_BASE + 0x5410U)
-#define GPIO_INTCLR6 (GPIO_BASE + 0x5414U)
-#define GPIO_INTMSK6 (GPIO_BASE + 0x5418U)
-#define GPIO_MSKCLR6 (GPIO_BASE + 0x541CU)
-#define GPIO_POSNEG6 (GPIO_BASE + 0x5420U)
-#define GPIO_EDGLEVEL6 (GPIO_BASE + 0x5424U)
-#define GPIO_FILONOFF6 (GPIO_BASE + 0x5428U)
-#define GPIO_INTMSKS6 (GPIO_BASE + 0x5438U)
-#define GPIO_MSKCLRS6 (GPIO_BASE + 0x543CU)
-#define GPIO_OUTDTSEL6 (GPIO_BASE + 0x5440U)
-#define GPIO_OUTDTH6 (GPIO_BASE + 0x5444U)
-#define GPIO_OUTDTL6 (GPIO_BASE + 0x5448U)
-#define GPIO_BOTHEDGE6 (GPIO_BASE + 0x544CU)
-#define GPIO_IOINTSEL7 (GPIO_BASE + 0x5800U)
-#define GPIO_INOUTSEL7 (GPIO_BASE + 0x5804U)
-#define GPIO_OUTDT7 (GPIO_BASE + 0x5808U)
-#define GPIO_INDT7 (GPIO_BASE + 0x580CU)
-#define GPIO_INTDT7 (GPIO_BASE + 0x5810U)
-#define GPIO_INTCLR7 (GPIO_BASE + 0x5814U)
-#define GPIO_INTMSK7 (GPIO_BASE + 0x5818U)
-#define GPIO_MSKCLR7 (GPIO_BASE + 0x581CU)
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-#define GPIO_EDGLEVEL7 (GPIO_BASE + 0x5824U)
-#define GPIO_FILONOFF7 (GPIO_BASE + 0x5828U)
-#define GPIO_INTMSKS7 (GPIO_BASE + 0x5838U)
-#define GPIO_MSKCLRS7 (GPIO_BASE + 0x583CU)
-#define GPIO_OUTDTSEL7 (GPIO_BASE + 0x5840U)
-#define GPIO_OUTDTH7 (GPIO_BASE + 0x5844U)
-#define GPIO_OUTDTL7 (GPIO_BASE + 0x5848U)
-#define GPIO_BOTHEDGE7 (GPIO_BASE + 0x584CU)
-
-/* Pin functon base address */
-#define PFC_BASE (0xE6060000U)
-
-/* Pin functon registers */
-#define PFC_PMMR (PFC_BASE + 0x0000U)
-#define PFC_GPSR0 (PFC_BASE + 0x0100U)
-#define PFC_GPSR1 (PFC_BASE + 0x0104U)
-#define PFC_GPSR2 (PFC_BASE + 0x0108U)
-#define PFC_GPSR3 (PFC_BASE + 0x010CU)
-#define PFC_GPSR4 (PFC_BASE + 0x0110U)
-#define PFC_GPSR5 (PFC_BASE + 0x0114U)
-#define PFC_GPSR6 (PFC_BASE + 0x0118U)
-#define PFC_GPSR7 (PFC_BASE + 0x011CU)
-#define PFC_IPSR0 (PFC_BASE + 0x0200U)
-#define PFC_IPSR1 (PFC_BASE + 0x0204U)
-#define PFC_IPSR2 (PFC_BASE + 0x0208U)
-#define PFC_IPSR3 (PFC_BASE + 0x020CU)
-#define PFC_IPSR4 (PFC_BASE + 0x0210U)
-#define PFC_IPSR5 (PFC_BASE + 0x0214U)
-#define PFC_IPSR6 (PFC_BASE + 0x0218U)
-#define PFC_IPSR7 (PFC_BASE + 0x021CU)
-#define PFC_IPSR8 (PFC_BASE + 0x0220U)
-#define PFC_IPSR9 (PFC_BASE + 0x0224U)
-#define PFC_IPSR10 (PFC_BASE + 0x0228U)
-#define PFC_IPSR11 (PFC_BASE + 0x022CU)
-#define PFC_IPSR12 (PFC_BASE + 0x0230U)
-#define PFC_IPSR13 (PFC_BASE + 0x0234U)
-#define PFC_IPSR14 (PFC_BASE + 0x0238U)
-#define PFC_IPSR15 (PFC_BASE + 0x023CU)
-#define PFC_IPSR16 (PFC_BASE + 0x0240U)
-#define PFC_IPSR17 (PFC_BASE + 0x0244U)
-#define PFC_IPSR18 (PFC_BASE + 0x0248U)
-#define PFC_DRVCTRL0 (PFC_BASE + 0x0300U)
-#define PFC_DRVCTRL1 (PFC_BASE + 0x0304U)
-#define PFC_DRVCTRL2 (PFC_BASE + 0x0308U)
-#define PFC_DRVCTRL3 (PFC_BASE + 0x030CU)
-#define PFC_DRVCTRL4 (PFC_BASE + 0x0310U)
-#define PFC_DRVCTRL5 (PFC_BASE + 0x0314U)
-#define PFC_DRVCTRL6 (PFC_BASE + 0x0318U)
-#define PFC_DRVCTRL7 (PFC_BASE + 0x031CU)
-#define PFC_DRVCTRL8 (PFC_BASE + 0x0320U)
-#define PFC_DRVCTRL9 (PFC_BASE + 0x0324U)
-#define PFC_DRVCTRL10 (PFC_BASE + 0x0328U)
-#define PFC_DRVCTRL11 (PFC_BASE + 0x032CU)
-#define PFC_DRVCTRL12 (PFC_BASE + 0x0330U)
-#define PFC_DRVCTRL13 (PFC_BASE + 0x0334U)
-#define PFC_DRVCTRL14 (PFC_BASE + 0x0338U)
-#define PFC_DRVCTRL15 (PFC_BASE + 0x033CU)
-#define PFC_DRVCTRL16 (PFC_BASE + 0x0340U)
-#define PFC_DRVCTRL17 (PFC_BASE + 0x0344U)
-#define PFC_DRVCTRL18 (PFC_BASE + 0x0348U)
-#define PFC_DRVCTRL19 (PFC_BASE + 0x034CU)
-#define PFC_DRVCTRL20 (PFC_BASE + 0x0350U)
-#define PFC_DRVCTRL21 (PFC_BASE + 0x0354U)
-#define PFC_DRVCTRL22 (PFC_BASE + 0x0358U)
-#define PFC_DRVCTRL23 (PFC_BASE + 0x035CU)
-#define PFC_DRVCTRL24 (PFC_BASE + 0x0360U)
-#define PFC_POCCTRL0 (PFC_BASE + 0x0380U)
-#define PFC_IOCTRL31 (PFC_BASE + 0x0384U)
-#define PFC_POCCTRL2 (PFC_BASE + 0x0388U)
-#define PFC_TDSELCTRL0 (PFC_BASE + 0x03C0U)
-#define PFC_IOCTRL (PFC_BASE + 0x03E0U)
-#define PFC_TSREG (PFC_BASE + 0x03E4U)
-#define PFC_PUEN0 (PFC_BASE + 0x0400U)
-#define PFC_PUEN1 (PFC_BASE + 0x0404U)
-#define PFC_PUEN2 (PFC_BASE + 0x0408U)
-#define PFC_PUEN3 (PFC_BASE + 0x040CU)
-#define PFC_PUEN4 (PFC_BASE + 0x0410U)
-#define PFC_PUEN5 (PFC_BASE + 0x0414U)
-#define PFC_PUEN6 (PFC_BASE + 0x0418U)
-#define PFC_PUD0 (PFC_BASE + 0x0440U)
-#define PFC_PUD1 (PFC_BASE + 0x0444U)
-#define PFC_PUD2 (PFC_BASE + 0x0448U)
-#define PFC_PUD3 (PFC_BASE + 0x044CU)
-#define PFC_PUD4 (PFC_BASE + 0x0450U)
-#define PFC_PUD5 (PFC_BASE + 0x0454U)
-#define PFC_PUD6 (PFC_BASE + 0x0458U)
-#define PFC_MOD_SEL0 (PFC_BASE + 0x0500U)
-#define PFC_MOD_SEL1 (PFC_BASE + 0x0504U)
-#define PFC_MOD_SEL2 (PFC_BASE + 0x0508U)
-
-#endif /* PFC_REGS_H */
diff --git a/drivers/renesas/rcar/qos/qos_reg.h b/drivers/renesas/rcar/qos/qos_reg.h
deleted file mode 100644
index f2012fa45f..0000000000
--- a/drivers/renesas/rcar/qos/qos_reg.h
+++ /dev/null
@@ -1,133 +0,0 @@
-/*
- * Copyright (c) 2017-2019, Renesas Electronics Corporation. All rights reserved.
- *
- * SPDX-License-Identifier: BSD-3-Clause
- */
-
-#ifndef QOS_REG_H
-#define QOS_REG_H
-
-#define RCAR_QOS_NONE 3U
-#define RCAR_QOS_TYPE_DEFAULT 0U
-
-#define RCAR_DRAM_SPLIT_LINEAR 0U
-#define RCAR_DRAM_SPLIT_4CH 1U
-#define RCAR_DRAM_SPLIT_2CH 2U
-#define RCAR_DRAM_SPLIT_AUTO 3U
-#define RST_BASE (0xE6160000U)
-#define RST_MODEMR (RST_BASE + 0x0060U)
-
-#define DBSC_BASE 0xE6790000U
-#define DBSC_DBSYSCNT0 (DBSC_BASE + 0x0100U)
-#define DBSC_AXARB (DBSC_BASE + 0x0800U)
-#define DBSC_DBCAM0CNF1 (DBSC_BASE + 0x0904U)
-#define DBSC_DBCAM0CNF2 (DBSC_BASE + 0x0908U)
-#define DBSC_DBCAM0CNF3 (DBSC_BASE + 0x090CU)
-#define DBSC_DBSCHCNT0 (DBSC_BASE + 0x1000U)
-#define DBSC_DBSCHCNT1 (DBSC_BASE + 0x1004U)
-#define DBSC_DBSCHSZ0 (DBSC_BASE + 0x1010U)
-#define DBSC_DBSCHRW0 (DBSC_BASE + 0x1020U)
-#define DBSC_DBSCHRW1 (DBSC_BASE + 0x1024U)
-#define DBSC_DBSCHQOS00 (DBSC_BASE + 0x1030U)
-#define DBSC_DBSCHQOS01 (DBSC_BASE + 0x1034U)
-#define DBSC_DBSCHQOS02 (DBSC_BASE + 0x1038U)
-#define DBSC_DBSCHQOS03 (DBSC_BASE + 0x103CU)
-#define DBSC_DBSCHQOS40 (DBSC_BASE + 0x1070U)
-#define DBSC_DBSCHQOS41 (DBSC_BASE + 0x1074U)
-#define DBSC_DBSCHQOS42 (DBSC_BASE + 0x1078U)
-#define DBSC_DBSCHQOS43 (DBSC_BASE + 0x107CU)
-#define DBSC_DBSCHQOS90 (DBSC_BASE + 0x10C0U)
-#define DBSC_DBSCHQOS91 (DBSC_BASE + 0x10C4U)
-#define DBSC_DBSCHQOS92 (DBSC_BASE + 0x10C8U)
-#define DBSC_DBSCHQOS93 (DBSC_BASE + 0x10CCU)
-#define DBSC_DBSCHQOS120 (DBSC_BASE + 0x10F0U)
-#define DBSC_DBSCHQOS121 (DBSC_BASE + 0x10F4U)
-#define DBSC_DBSCHQOS122 (DBSC_BASE + 0x10F8U)
-#define DBSC_DBSCHQOS123 (DBSC_BASE + 0x10FCU)
-#define DBSC_DBSCHQOS130 (DBSC_BASE + 0x1100U)
-#define DBSC_DBSCHQOS131 (DBSC_BASE + 0x1104U)
-#define DBSC_DBSCHQOS132 (DBSC_BASE + 0x1108U)
-#define DBSC_DBSCHQOS133 (DBSC_BASE + 0x110CU)
-#define DBSC_DBSCHQOS140 (DBSC_BASE + 0x1110U)
-#define DBSC_DBSCHQOS141 (DBSC_BASE + 0x1114U)
-#define DBSC_DBSCHQOS142 (DBSC_BASE + 0x1118U)
-#define DBSC_DBSCHQOS143 (DBSC_BASE + 0x111CU)
-#define DBSC_DBSCHQOS150 (DBSC_BASE + 0x1120U)
-#define DBSC_DBSCHQOS151 (DBSC_BASE + 0x1124U)
-#define DBSC_DBSCHQOS152 (DBSC_BASE + 0x1128U)
-#define DBSC_DBSCHQOS153 (DBSC_BASE + 0x112CU)
-#define DBSC_SCFCTST0 (DBSC_BASE + 0x1700U)
-#define DBSC_SCFCTST1 (DBSC_BASE + 0x1708U)
-#define DBSC_SCFCTST2 (DBSC_BASE + 0x170CU)
-
-#define AXI_BASE 0xE6784000U
-#define AXI_ADSPLCR0 (AXI_BASE + 0x0008U)
-#define AXI_ADSPLCR1 (AXI_BASE + 0x000CU)
-#define AXI_ADSPLCR2 (AXI_BASE + 0x0010U)
-#define AXI_ADSPLCR3 (AXI_BASE + 0x0014U)
-#define AXI_MMCR (AXI_BASE + 0x0300U)
-#define ADSPLCR0_ADRMODE_DEFAULT ((uint32_t)0U << 31U)
-#define ADSPLCR0_ADRMODE_GEN2 ((uint32_t)1U << 31U)
-#define ADSPLCR0_SPLITSEL(x) ((uint32_t)(x) << 16U)
-#define ADSPLCR0_AREA(x) ((uint32_t)(x) << 8U)
-#define ADSPLCR0_SWP 0x0CU
-
-#define AXI_TR3CR 0xE67D100CU
-#define AXI_TR4CR 0xE67D1014U
-
-#define QOS_BASE0 0xE67E0000U
-#define QOSBW_FIX_QOS_BANK0 (QOS_BASE0 + 0x0000U)
-#define QOSBW_FIX_QOS_BANK1 (QOS_BASE0 + 0x1000U)
-#define QOSBW_BE_QOS_BANK0 (QOS_BASE0 + 0x2000U)
-#define QOSBW_BE_QOS_BANK1 (QOS_BASE0 + 0x3000U)
-#define QOSCTRL_SL_INIT (QOS_BASE0 + 0x8000U)
-#define QOSCTRL_REF_ARS (QOS_BASE0 + 0x8004U)
-#define QOSCTRL_STATQC (QOS_BASE0 + 0x8008U)
-
-#define QOS_BASE1 0xE67F0000U
-#define QOSCTRL_RAS (QOS_BASE1 + 0x0000U)
-#define QOSCTRL_FIXTH (QOS_BASE1 + 0x0004U)
-#define QOSCTRL_RAEN (QOS_BASE1 + 0x0018U)
-#define QOSCTRL_REGGD (QOS_BASE1 + 0x0020U)
-#define QOSCTRL_DANN (QOS_BASE1 + 0x0030U)
-#define QOSCTRL_DANT (QOS_BASE1 + 0x0038U)
-#define QOSCTRL_EC (QOS_BASE1 + 0x003CU)
-#define QOSCTRL_EMS (QOS_BASE1 + 0x0040U)
-#define QOSCTRL_FSS (QOS_BASE1 + 0x0048U)
-#define QOSCTRL_INSFC (QOS_BASE1 + 0x0050U)
-#define QOSCTRL_BERR (QOS_BASE1 + 0x0054U)
-#define QOSCTRL_EARLYR (QOS_BASE1 + 0x0060U)
-#define QOSCTRL_RACNT0 (QOS_BASE1 + 0x0080U)
-#define QOSCTRL_STATGEN0 (QOS_BASE1 + 0x0088U)
-
-#define GPU_ACT_GRD 0xFD820808U
-#define GPU_ACT0 0xFD820800U
-#define GPU_ACT1 0xFD821800U
-#define GPU_ACT2 0xFD822800U
-#define GPU_ACT3 0xFD823800U
-#define GPU_ACT4 0xFD824800U
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-
-#define RT_ACT0 0xFFC50800U
-#define RT_ACT1 0xFFC51800U
-
-#define CPU_ACT0 0xF1300800U
-#define CPU_ACT1 0xF1340800U
-#define CPU_ACT2 0xF1380800U
-#define CPU_ACT3 0xF13C0800U
-
-#define RCAR_REWT_TRAINING_DISABLE 0U
-#define RCAR_REWT_TRAINING_ENABLE 1U
-
-#define QOSWT_FIX_WTQOS_BANK0 (QOSBW_FIX_QOS_BANK0 + 0x0800U)
-#define QOSWT_FIX_WTQOS_BANK1 (QOSBW_FIX_QOS_BANK1 + 0x0800U)
-#define QOSWT_BE_WTQOS_BANK0 (QOSBW_BE_QOS_BANK0 + 0x0800U)
-#define QOSWT_BE_WTQOS_BANK1 (QOSBW_BE_QOS_BANK1 + 0x0800U)
-#define QOSWT_WTEN (QOS_BASE0 + 0x8030U)
-#define QOSWT_WTREF (QOS_BASE0 + 0x8034U)
-#define QOSWT_WTSET0 (QOS_BASE0 + 0x8038U)
-#define QOSWT_WTSET1 (QOS_BASE0 + 0x803CU)
-
-#endif /* QOS_REG_H */